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Synthèse logique
La synthèse logique est une étape qui consiste à compiler la description fonctionnelle d'un circuit à l'aide d'un outil de synthèse et d'une bibliothèque de cellules logiques. Cette description peut être écrite en langage Verilog ou VHDL et ne doit pas comporter d'éléments comportementaux non compréhensibles par l'outil de synthèse.
Les principaux fournisseurs d'outil de synthèse logique sont Synopsys, avec Design Compiler, et Cadence, avec BuildGate et RC.
Au cours de la synthèse, on effectue une compilation logique associée a des contraintes de temps définies dans la spécification d'un circuit logique numérique. Suivant les contraintes imposées a l'outil de synthèse, on obtiendra un résultat optimisé spécifiquement en surface ou en vitesse.
Logiciels
A l'heure actuelle, tous les logiciels de synthèse sont des produits propriétaires sauf Alliance du Laboratoire d'informatique de Paris 6 qui est en licence GPL.
- Design Compiler de Synopsys : c'est le plus connu sur le marché.
- BuildGates de Cadence
- RC de Cadence
- Leonardo de Mentor Graphics
- Synplify
- Alliance du lip6
Les fabriquants de FPGA fournissent généralement aussi leur propre outil de synthèse. Ces outils propriétaires prennent en compte la spécificité de l'architecture du FPGA cible, et synthétisent uniquement pour les FPGAs de leur marque propre :
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