Lightning Data Transport

L'HyperTransport (anciennement Lightning Data Transport ou LDT) est un bus local série/parallèle plus rapide que le bus PCI et qui utilise le même nombre de broches. HyperTransport est une technologie issue des laboratoires Digital. Suite à la disparition de Digital, le développement fut repris par AMD, IBM et nVidia qui avaient acquis une licence.

• L'Hypertransport offre une bande passante théorique de 12,8 Go/s. Les échanges se font jusqu'à 800 MHz.
• L'HyperTransport 2.0 offre une bande passante théorique de 22,4 Go/s. Les échanges se font jusqu'à 1,6 GHz.
• L'HyperTransport 3.0 offre une bande passante théorique de 41,6 Go/s. Les échanges se font jusqu'à 2,6 GHz.

Des nombreuses informations ont été diffusées à propos de la contre-attaque d'Intel, avec notamment un bus du même type nommé QuickPath Interconnect (QPI), dont les caractéristiques restent vagues et la date de sortie lointaine (pas avant 2008). En attendant, les machines à base d'Opterons gardent l'avantage pour les applications qui font souffrir le bus mémoire, notamment lorsque le nombre de processeurs est grand.^{[réf. nécessaire]}

Sommaire 1 Utilisation 1.1 Mode de fonctionnement (en cours) 2 Architecture matérielle 3 Mode de transmission 3.1 Routage 3.2 Channel Virtuel 4 Notes et références

Utilisation

La technologie HyperTransport est actuellement utilisée principalement comme bus mémoire (communication entre le chipset et le processeur) dans certaines architectures comme le K8 (Athlon 64, Opteron,…) ou certains PowerPC comme le PowerPC 970 d’IBM utilisé dans les Power Mac G5.

Contrairement au bus mémoire des machines Intel qui n'est relié au bus d'entrées-sorties qu'en un seul point (le chipset Northbridge, qui est donc un goulot d'étranglement), le bus Hypertransport dispose d'une architecture switchée comme un réseau sur laquelle plusieurs chipsets peuvent connecter des bus d'entrées-sorties. Par exemple, des cartes mères classiques pour machines bi-Opteron disposent souvent d'un bus PCI relié au bus Hypertransport par un pont AMD8131 tandis qu'un bus PCI Express (indépendant de l'autre) est relié en un autre endroit par un chipset nVidia nForce. Ainsi, un processeur peut accéder aux périphériques cachés derrière un des 2 bus d'entrées-sorties sans géner les accès d'un autre processeur à un autre bus (sauf bien-sûr si la localisation géographique des processeurs et chipsets fait que ces accès se croisent).

Selon le nombre de processeurs et la présence de port d'extension HTX, la topologie du bus Hypertransport peut varier d'un lien unique à des formes étranges telles qu'un carré avec une seule diagonale, ou des choses indescriptibles pour les cartes mères à 8 processeurs.

Mode de fonctionnement (en cours)

Le port hypertransport fonctionne comme un réseau point à point : chaque noeud du réseau est connecté à 1 (noeud de fin de chaîne) ou à 2 noeuds . Dans ce cas il peut faire transiter des échanges et pas seulement en recevoir ou en émettre. On distingue aussi le Host Bridge qui est la puce gérant le réseau (la plupart des échanges vont passer par elle, même s'ils ne lui sont pas destinés).

Architecture matérielle

En réalité l'architecture du port hypertransport est très flexible et l'on peut ajouter des composants spécifiques ayant plus de deux entrées sur le bus permettant d'étendre facilement l'architecture du bus. De plus l'hypertransport permet des DMA (direct memory access), c'est à dire que la mémoire vive de l'ordinateur peut etre connecté au host bridge pour être accessible par n'importe quel noeud du bus.

Mode de transmission

Le port hypertransport est fait, du point de vue matériel de lien unidirectionnel qui sont doublés pour couvrir les échanges en émissions et réceptions. D'une largeur de 2 à 32 bits chacun il permettent des connexions entre 300 et 800 MHz pour la version 1.1 (La fréquence étant réglable par multiple de 100 MHz sauf 700 MHz qui en est exclu à cause des interférences avec les canaux TV UHF). A ces lignes de données s'ajoutent : une ligne de contrôle (CTL), une ligne d'horloge (CLK) pour 8 lignes de données et d'autres lignes de signaux qui servent à initialiser (power on reset ...).

Le mode de fonctionnement du bus à proprement parler passe par la structure de paquet. On y distingue deux types de paquets : les paquets de contrôles et les paquets de données (on pourrait même ajouter les paquets d'information qui servent généralement à gérer la vitesse du bus pour un transfert optimal). La distinction entre ces 2 types de paquets se fait d'une manière extrêmement simple : si la ligne CTL (de contrôle) est à niveau haut alors la transmission concerne un paquet de contrôle, sinon il s'agit d'un paquet de donnée).

Routage

Les périphériques branchés au bus ne communiquent pas directement entre eux, ils emettent des paquets qui seront routés par un module HOST BRIDGE. Même si les deux périphériques sont à côté sur le bus, les paquets de communication passeront par un module HOST BRIDGE, ceci rallonge un peu le temps de communication mais permet surtout d'avoir une gestion centralisée du bus et ainsi d'éviter plus facilement les conflits.

Channel Virtuel

On distingue de nombreux modes d'émission sur le bus HyperTransport selon le type de paquet de Contrôle, est ce une écriture, une lecture, une écriture qui va donner une lecture (posted et non posted requet ) ? La démultiplexage de ces paquets se fait dans des channels virtuels (implémentés dans les modules HyperTransport des périphériques branchés au bus) qui permettront à la logique interne des périphériques de distinguer la nature des informations ou des ordres qu'ils reçoivent.

Notes et références

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